,,


嵌入式OS-Linux

Linux應用開發班
嵌入式Linux系統開發班

嵌入式Linux驅動開發班
Linux網絡工程及系統管理
Linux驅動、系統、應用全能班

嵌入式CPU--ARM

ARM開發培訓班

CortexM3+uC/OS培訓班

嵌入式OS--WinCE

單片機培訓

嵌入式硬件設計

Allegro Cadence PCB設計初級和中級班

Allegro Cadence PCB設計高級班

PCB Layout培訓-線路板設計全能班

Altium Designer Layout高速硬件設計

嵌入式OS--VxWorks

PowerPC嵌入式系統/編譯器優化


PLC編程/變頻器/數控/人機界面

PLC編程系列培訓課程表
變頻器系列培訓課程表

人機界面、數控系列培訓課程表

開發語言/數據庫/軟硬件測試

Java/.NET/C#/SQL全能培訓班

3G手機軟件測試、硬件測試

芯片設計/大規模集成電路VLSI

云計算、物聯網

小型機系統管理

IBM AIX 6 System II培訓班

其他類

培訓報名

培訓報名
培訓課程
工作推薦
嵌入式合作(項目承接)

WEB在線客服

QQ客服一

QQ客服二

QQ客服三

雙休日、節假日及晚上可致電值班電話：021-51875830 值班手機：15921673576

值班QQ:

值班網頁在線客服,點擊交談：


合作伙伴/權機構

教室

合作企業最新人才需求公告

奧迪堅通訊系統（上海）有限公司
(16人)

上海貝爾阿爾卡特股份有限公司(12人)

冠捷半導體（上海）有限公司
(9人)

上海奧波電子有限公司(14人)

北京華路時代信息技術有限公司
(18人)

上海寶康電子控制工程有限公司
(6人)

上海迅時通信設備有限公司(8人)

上海天能電子有限公司(5人)

曙海最新動態

PowerPC培訓班圓滿結業[2012-12-17]

TI 達芬奇開發高級培訓班圓滿結業[2012-12-6]

iPhone培訓班圓滿結業[2012-12-3]

FPGA高級培訓班圓滿結業[2012-11-20]

DSP2000電機控制培訓班圓滿結業[2012-11-15]

DSP6000系統開發培訓班圓滿結業[2012-11-10]

　　　　　　　　時序及噪音分析培訓班

入學要求

學員學習本課程應具備下列基礎知識：
◆ 電路系統的基本概念。

班級規模及環境

為了保證培訓效果，增加互動環節，我們堅持小班授課，每期報名人數限3到5人，多余人員安排到下一期進行。

上課時間和地點

上課地點：【上海】：同濟大學(滬西)/新城金郡商務樓(11號線白銀路站) 【深圳分部】：電影大廈(地鐵一號線大劇院站)/深圳大學成教院【北京分部】：北京中山學院/福鑫大樓【南京分部】：金港大廈(和燕路) 【武漢分部】：佳源大廈（高新二路）【成都分部】：領館區1號（中和大道）【沈陽分部】：沈陽理工大學/六宅臻品【鄭州分部】：鄭州大學/錦華大廈【石家莊分部】：河北科技大學/瑞景大廈
最近開課時間(周末班/連續班/晚班）：時序及噪音分析培訓班：2025年4月7日......................

學時

　    ◆時長：共一個月

        ◆外地學員：代理安排食宿（需提前預定）
        ☆注重質量
        ☆邊講邊練
        ☆合格學員免費推薦工作

        ☆合格學員免費頒發相關工程師等資格證書，提升您的職業資質

        專注高端培訓15年，曙海提供的證書得到本行業的廣泛認可，學員的能力
        得到大家的認同，受到用人單位的廣泛贊譽。

        ★實驗設備請點擊這兒查看★

最新優惠

◆團體報名優惠措施：兩人95折優惠，三人或三人以上9折優惠。注意：在讀學生憑學生證，即使一個人也優惠500元。

質量保障

        1、培訓過程中，如有部分內容理解不透或消化不好，可免費在以后培訓班中重聽；
        2、培訓結束后免費提供半年的技術支持，充分保證培訓后出效果；
        3、培訓合格學員可享受免費推薦就業機會。 ☆合格學員免費頒發相關工程師等資格證書，提升您的職業資質。專注高端培訓13年，曙海提供的證書得到本行業的廣泛認可，學員的能力得到大家的認同，受到用人單位的廣泛贊譽。

　　　　　　　　時序及噪音分析培訓班

1. MOS models
1.1 MOS basics
1.2 MOS I-V characteristics
1.3 Interconnect models
1.4 Scaling trends
2. Delay computation
2.1 Cell libraries
2.2 Effective capacitance
2.3 Interconnect delay
2.4 Cell model limitations
3. Static timing analysis
3.1 Topological analysis
3.2 Path enumeration
3.3 BFS vs DFS
3.4 Timing exception
3.5 Clock skew
3.6 Logic analysis
3.7 False path
4. Crosstalk timing analysis
4.1 Spice based models
4.2 Current based models
4.3 Noisy delay computation
4.4 Waveform effects
4.5 Timing window
4.6 Aggressor alignment
4.7 False coupling
5. Process variation
5.1 Process models
5.2 Chip-to-chip variation
5.3 Within chip variation
5.4 Process corners
6. Statistical timing analysis
6.1 Statistical timing analysis vs. static timing analysis
6.2 Method and implementation
6.3 Pron. & Cron.
7. Noise models
7.1 Coupling noise
7.2 Charge sharing
7.3 Leakage
7.4 Power supply noise
8. Static noise analysis
8.1 Noise computation
8.2 Noise immunity
8.3 Noise propagation
8.4 Multiple input noise
8.5 Simultaneous input/output noise
8.6 Noise window
8.7 Probabilistic analysis
9. Silicon timing/noise issues
9.1 Chip failure examples
9.2 Work-out methods to fix problems
10. 10. Signoff methodologies
10.1 Timing/noise signoff flow
10.2 Hierarchical analysis
10.3 Block timing models
10.4 Block noise models
10.5 Tool integration