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• 眾所周知，深亞微米器件的整體尺寸和工作頻率在近幾年已經得到了很大的突破。但是IC工程師們在基于0.25um及以下工藝進行設計時，又不得不面臨一個新的問題，即占據整體芯片延時80％的互連線延時。本課程就是介紹基于0.25um及以下工藝的數字IC設計流程和實現流程以及ASIC設計物理版圖方面設計的技巧和方法。

  IC設計和版圖工程師們在使用0.25um及以下工藝進行設計時不得不考慮新的設計方法。無論是前端的邏輯設計、綜合設計階段還是后端物理版圖實現，都要將目標集中在設計收斂上（例如工作頻率，信號完整性和可制造性）。
  

  適合對象：
  ASIC 物理版圖工程師，IC邏輯設計工程師，系統設計工程師，產品工程師，應用工程師，測試工程師，對IC設計和實現流程感興趣的經理人，電子工程的在讀學生和IC制造工程師。

  內容如下：
  

Part I:? Introduction on IC Design & Implementation
IC Design & Implementation Introduction
CMOS VLSI Manufacture & layout Process
IC Design Rules & Standard Cells
Part II: Introduction to IC Physical Design
Data Preparation for Layout Design
Floor-Planning
Pre-Rout
Placement
Clock Implementation
Scan Chain Optimization
Routing
Layout Verification
Part III (1): Parasitic, STA & Timing-Driven Layout
RC Parasitic
Layout Parasitic Extraction
Delay Models
Part III (2): Parasitic, STA & Timing-Driven Layout
Introduction to Static Timing Analysis
Timing Driven Placement/Routing & Timing Closure
Signal Integrity and Design Closure
Seminar Wrap-Up
Part IV: Layout Design Labs by ApolloII Place & Rout Tool
Lab1: Data Preparation: Create cell, load Tech. File, ref. Libs.
Lab2: Floor-planning, Power Mesh & Pre-Rout
Lab3: Std. Cell Placement & Optimization, Clock Tree Synthesis
Lab4: Report Timing, Routing & Optimization, Parasitic Extraction

 

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